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在本文中，台积电的大家总结了晶体管改进的历史，一直延迟到当下，并预测了 CMOS 逻辑时期在系统级集成、性能和能效方面已矣永恒可持续增长的将来需求，重心关怀卓绝硅 MOSFET 和热管制方面的谋划挑战。
半导体期间（1950 年于今）的发轫对工业和社会产生了久了的影响，其泉源可回首至 1947 年巴丁、肖克利和布拉顿发明的点战争晶体管，随后 1949 年贝尔执行室的科学家和工程师已矣了肖克利的双极结型晶体管。各公司早期对双极晶体管的家具化应用，使其被部署在诸如晶体管收音机和助听器等买卖开发上。开始掌抓高纯度大单晶分娩时期的是锗，这使其成为首批买卖开发的首选材料。
1954 岁首，硅晶体生永劫期得到粉碎，不久之后德州仪器公司就将首批硅晶体管推向市集。硅取代锗成为首选材料，主若是因为其带隙更大、本征电阻率更低，守旧的结具有更低的走电流、更高的击穿电压和更宽的职责温度范围；此外，二氧化硅从根柢上比氧化锗更褂讪，亦然更好的绝缘体。
集成电路（IC）期间始于 1959 年驾御，其时杰克·基尔比（Jack Kilby）发明了锗混书籍成电路，罗伯特·诺伊斯（Robert Noyce）发明了首个硅平面单片集成电路，而 J. 霍尔尼（J. Hoerni）在 1960 年发明了用于在硅衬底上的二氧化硅层湿法蚀刻启齿处通过扩散变成具有基本平坦情势和结的器件的平面工艺；这项职责愚弄了 C. 弗罗什（C. Frosh）和 L. 德里克（L. Derrick）在 1955 年发现的助长硅氧化物的遮拦特点以及 M. 阿塔拉（M. Atalla）在 1957 年对于硅情势热氧化钝化的谋划效劳。1959 年，集成电路关联论文初度出当今电子开发会议（EDM）上，夙昔发表的器件尺寸缩放和小限制集成电路的初度演示在 1994 年 IEDM 会议委员会庆祝 IEDM 设立 40 周年时被视为亮点。1960 年，初度展示了通过在氧化物上进行金属化在硅衬底上已矣存源和无源元件的单片互连。
1960 年硅外延晶体生永劫期的发展以及 1965 年用于器件制造的离子注入时期极地面膨胀了半导体加工才智。硅衬底遴荐（100）情势取向这一作念法，跟着氢钝化谋划以及对多样硅情势的硅/二氧化硅界面罗网的谋划而得以设立。
场效应晶体管（FET）的主张最早由 Lilienfeld于 1925 年肯求专利，但直到 1959 年，Atalla和Kahng在贝尔执行室才制造出职责样品。1962 年，RCA 的Heiman和Heiman先容了第一个实用的 MOSFET 结构尽头想象沟通身分；一年后， F. Wanlass提倡了互补 MOS 配置，并于 1966 岁首度进行了执行演示。1966 年休斯谋划公司（Hughes Research）和 1968 年仙童公司（Fairchild）在栅极自瞄准和多晶硅栅极方面的改进、1969 年 SGS 公司推出的能将情势面容降至最低的壅塞工艺、1972 年丹纳德（Dennard）等东谈主对于 MOS 晶体管缩放的始创性职责，为可膨胀的数字 MOS 时期奠定了基础。
到戈登·摩尔（Gordon Moore）发表其对于每芯片组件数目的预测时，MOS 时期在密度方面已开动卓绝双极型时期。1978 年日立公司谋划东谈主员推出的双阱（twin-well）工艺在很猛进度上为 CMOS 在 20 世纪 80 年代末成为逻辑时期平台铺平了谈路。图 1 展示了从最早的双极型逻辑时期到 CMOS 取代历程中的关节改进。
图 1. 逻辑时期演进至 CMOS 期间。
逻辑器件改进：1985 - 2024
窄沟谈（Narrow-width ）器件的性能和密度推动了浅槽壅塞（shallow-trench-isolation）时期的发展，并于 1994 年驾御在 0.35 微米逻辑时期中参加分娩。跟着晶体管沟谈长度的不休削弱，依靠沟谈和结工程来抑止短沟谈效应，同期尽量减少晶体管的寄生电阻和电容变得愈发关节，因为在 0.18 微米工艺代时，栅极绝缘层（gate-dielectric）的削弱开动受到应用驱动的栅极走电（gate-leakage）要求的限制。对掺杂扩散的进一步相识以及掺杂和退火时期的改进对于应酬这一挑战至关遑急。提高战争导电性和战争完竣性促使硅化物在 20 世纪 90 年代进入 CMOS 分娩；钛、钴和镍硅化物在不同工艺代中接踵引入，以欢叫不休变化的缩放、性能和集成要求。
到 2002 年推出90 纳米节点时，晶体管栅极长度已达到 45 纳米，为确保苍劲的短沟谈抑止而领受的沟谈掺杂水平严重扼制了载流子传输。为了已矣必要的节点间性能提高，必须引入诸如单轴应变（uniaxial strain）（电子拉伸：tensile for electrons，空穴压缩：compressive for holes) ）或非法式沟谈取向等转移性增强改进时期。NMOS 的单轴应力源自战争蚀刻罢手层。PMOS 转移性增强器要么依赖于 <100> 沟谈目的较高的空穴转移率，要么依赖于法式 <110> 沟谈方朝上来自战争蚀刻罢手层或 SiGe 源漏区的可膨胀压缩单轴应变；后者动作一种本色上可膨胀的主张，自后成为逻辑时期中的法式特点。
栅极走电流限制使得二氧化硅动作单一栅极电介质在约 1.3 纳米等效氧化层厚度以下不再可行；2007 年在 45 纳米节点上初度引入了可膨胀的高介电常数电介质和金属栅极（HKMG）时期 ；HKMG 使平面晶体管冒昧缩放到 28 纳米时期节点。
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鳍式场效应晶体管（Fin-FET）的沟谈结构，初度被引入 22/20 纳米时期世代，以已矣所需的栅极长度和职责电源电压的缩放，并增强每个器件面积的晶体管驱动强度。鳍式场效应晶体管的缩放膨胀到了 5 纳米，并最终进入了 3 纳米逻辑时期，带来了跨世代开始的功耗性能面积（PPA）上风。
高转移率沟谈和加工才智方面的改进，以守旧更薄更长的鳍片、更短的栅极长度、更密致的鳍片间距和战争栅极间距、最小化寄生串联电阻和电容，以及每个法式单元的可变鳍片数目，对鳍式场效应晶体管的最终缩放至关遑急。
为了已矣低于 13 纳米的晶体管栅极长度，迪士尼彩乐园同期显耀改善鳍式场效应晶体管无法已矣的短沟谈效应，全糟践型晶体管沟谈被栅极实足包围成为必要要求。为了守旧所需的每个器件面积的晶体管驱动强度，多个环绕单个沟谈的栅极被堆叠；更短的栅极长度、更密致的间距、最小化的寄收效应以及守旧每个晶体管堆栈生动通谈数目的工艺改进，通盘这些齐成为前沿 2 纳米时期的关节地点。
这些逻辑时期工艺改进，如图 2 所示，包括那些从时期界说早期阶段就由想象和时期协同优化所驱动的改进，对于如图 3 所示的每芯片晶体管数目的持续增长起到了关节作用；它们连接推动着多个应用范围前所未有的性能和功能改进。
图2所示。逻辑时期是晶体管结构改进的关节
图3：逻辑时期晶体管密度不休股东膨胀摩尔定律
将来发展目的——晶体管
垂直堆叠NFET和PFET来创建所谓的CFET主若是一个密度缩放旅途。关联词，持续追求越来越多的动力效劳和更高性能的逻辑时期将需要加快寻找硅基材料除外的通谈材料。候选材料应该具有较着高于硅的输运特点，以及肖似或更小的带隙，但要实足大，以便源漏极纯碎在低于10nm的栅极长度下仍然不错忽略不计。图4从表面上展示了一些积极探索的材料在这些必要要求下是若何定位的。
图 4.卓绝硅的半导体沟谈材料。
锗便是这么一个候选材料；其关节挑战包括可靠且可膨胀的具备 CMOS 才智的栅极电介质，以及已矣 NFET 源极和漏极区域的高活性 n 型掺杂和低战争电阻。情势处理和 HKMG 中间层工程以及源极 - 漏极外延和退火方面的改进，使得无滞后效应的 Ge N/PFET 得以展示，为已矣高性能 Ge CMOS 开辟了谈路。
诸如过渡金属二硫属化物（TMDs）、扶手椅型石墨烯纳米带（a-GNRs）或半导体碳纳米管（CNTs）等低维通谈材料也在积极谋划之中。关节挑战包括互补金属氧化物半导体（CMOS）兼容性、单元面积在低职责电压（举例< 0.5V）下的驱动电流以及关态走电流越过硅基晶体管预期演进旅途的情况、可变性和可靠性等。
如图 5 所示，二维过渡金属二硫化物（TMD）器件的执行室级探索在频年来得到了显耀说明。鉴于钼基和钨基 TMD 的能带结构和载流子传输特点可能欢叫逻辑应用所需的低走电和性能要求，它们一直是主要的谋划重心。低电阻源漏极战争、栅极长度缩放和栅极堆叠方面的说明稳步推动了 TMD 晶体管的导通电流相对于表面预测的提高。裁减源漏极战争电阻的关节在于减小肖特基势垒高度和厚度，以及废除二维 TMD 战争中的粗疏态引起的费米能级钉扎。高（简并）活性掺杂和战争合金化在角落战争的 WSe2 p 型场效应晶体管上已走漏出显耀的电阻裁减效果。这些尽头他职责为已矣热褂讪、CMOS 兼容、低电阻的二维 TMD 半导体战争开辟了谈路。
二维 TMD 情势的惰性限制了栅极电介质或中间层的变成只可通过物理吸附来已矣，以保持沟谈传输特点。已讲明在实足低的热预算要求下，过渡金属二硫化物（TMDs）上可变成物理吸附的夹层，并守旧法式高介电常数电介质的原子层千里积（ALD）。
关联词，要讲明具有约 1 纳米等效介电厚度且欢叫 CMOS 逻辑要求（如均匀性、介电完竣性、可调阈值电压和可靠性）的栅极堆叠，还需要付出精深极力。已矣大面积器件质料单层单晶 TMDs 的助长，并探索其向 300 毫米晶圆的膨胀道路，是已矣其在大限制集成中后劲的另一个紧要挑战。
、图 5. 二维过渡金属二硫化物晶体管的执行说明。
从下到上合成石墨烯纳米带的单体先行者体法式的演示，为助长具有原子级平滑角落和由合成历程中单体先行者体设定的可控宽度的 a-GNRs 开辟了谈路。这些是分娩 a-GNR FET 的关节使能特点，可能展示其预期的高性能、竞争性的参数可变性和 CMOS 逻辑平台候选者所需的低职责电压才智。尽管刻下的合成法式可能足以进行一些晶体管级的执行，参见图 6，但遑急的是要股东跨学科谋划，以建立冒昧持续分娩实足长（> 100 纳米）、无角落漏洞的 a-GNRs 的合成法式，并构想和考据主张，以在基板上已矣纳米带的法则成列和取向。
图6. 手椅型石墨烯纳米带（Arm-chair graphene nanoribbon ）的合成与器件。
如图7所示，碳纳米管（CNT）谋划在可达到的电流驱动才智方面也得到了说明。其说明主要与高介电常数栅介质堆叠、薄的物理吸附界面层的开发关联。同期，通过溶液法和手性分拣法对碳纳米管阵列的助长和富集已成为合成高纯度半导体CNT阵列（>99.9999%半导体纯度）的有远景的道路。
另外，通过铁催化化学气相千里积（CVD）法式，并链接对半导体CNT成核能量的电场调制（电重成核），也已展示了CNT阵列的助长。不管领受何种合成法式，CNT的直径抑止和参数可变性仍然是CNT器件被视为可行的逻辑CMOS平台替代决议的关节挑战。
图7. CNT晶体管的执行说明。
将来目的 - 密度与功能性
三维集成是已矣更高性能、动力高效系统的道路，它冒昧守旧策划才智和功能的增长，同期最大戒指地裁减每个晶体管的资本。跟着芯距削弱的挑战日益增多，短期至中期的逻辑时期密度主要道路可能包括将电力分派移至行为晶体管层下方，并将PFET和NFET垂直堆叠。
从永恒来看，堆叠多个互相流畅的行为层是连接提高器件面密度的道路，如图8所示。已矣三维集成的后劲关节在于惩处开关和袒露功耗问题，并限制自热效应酬性能和可靠性的负面影响。功耗缩放需要在逻辑时期的情势功率和最小功率供电缩放、晶体管（参见前述部分）以及互连电阻改进方面得到同步粉碎。
晶体管改进还应包括变异性粉碎，这对已矣逻辑电路和镶嵌式存储器中可膨胀的最小职责电压（VMIN）至关遑急。堆叠为膨胀逻辑时期功能提供了契机，通过将其构建块膨胀到包括非易失性镶嵌式存储器、模拟光学策划等方面。与此同期，为了守旧逻辑时期在三维期间的进一步膨胀，必须加快集成化可膨胀热扩散和散热才智的改进，如图8所示。
图8. 晶体管密度与热管制远景。
总结
本文总结了关节器件改进的最新历史，并预测了包括增强功能在内的逻辑时期平台开发的将来。应用谋划旨在寻找一类晶体管系列，冒昧替代并守旧可持续的动力效劳、性能和密度，卓绝可意象的硅基CMOS缩放，具有遑急意旨。一样遑急的是，加强极力建立可膨胀的、动力高效的CMOS兼容存储元件惩处决议，以应酬逻辑镶嵌式SRAM和DRAM存储空间的需求。已矣每片芯片器件数目的可持续增多，需要在热扩散和管制方面进行相应的改进，以守旧多层堆叠结构。
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『半导体第一垂直媒体』
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